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プロファイル

氏名・所属

小出　哲士■（こいで　てつし）
koide

sxsys.hiroshima-u.ac.jp

■広島大学
■Research Center for Nano-devices and Systems
■助教授

略歴

1990	広島大学工学部　第二類 (電気系) 卒
1992	広島大学院博士課前期了
1992	広島大学 (工学)　助手
1999	広島大学 (工学)　助教授
1999.4.	東京大学大規模集積システム設計教育研究センター (VDEC)　助教授
1999.4.	広島大　助教授併任
2001.4.	広島大ナノデバイス・システム研究センター　助教授
2001.5.	東京大学大規模集積システム設計教育研究センター　協力研究員併任
現在に至る	博士　(工学) 主として連想メモリベースシステム、画像分割処理LSI、VLSI設計自動化、遺伝的アルゴリズムGA、VLSI設計/教育に関する研究に従事

所属学協会

電子情報通信学会、情報処理学会、Association for Computing Machinery (ACM)、
The Institute of Electrical and Electronics Engineers (IEEE)

COE関連研究成果

・全並列連想メモリアーキテクチャ (ISSCC’01他)
・高速パターンマッチングアーキテクチャ (VLSI Symp,’02他)
・リアルタイム画像分割アーキテクチャ (SSDM’02他)
・2002年第4回LSI IPデザイン・アワード開発奨励賞 (画像分割アーキテクチャ)
・2003年ASP-DAC University LSI Design Contest、Special Feature Award　(連想メモリ)

その他の研究成果

・システムLSIのためのレイアウトDA (IEEE Trans. CAD他)
・生物進化の概念を用いたGAプロセッサ (GECCO ’01他)
・2001年第3回LSI IPデザイン・アワード IP賞 (GAプロセッサ)
・2002年第4回LSI IPデザイン・アワードチャレンジ賞 (SHプロセッサ)

産官学連携
・学会活動等

・STARC共同研究プロジェクトメンバー (2件)
・東京大学大規模集積システム設計教育研究センター (VDEC)　助教授 (1999-2001)、
協力研究員(2001-)
・Asia and South Pacific Design Automation Conference (ASPDAC) Program Committee (1997-2001)、Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI) Program Committee (1997-)、電子情報通信学会英文論文誌 (A) VLSI設計とCADアルゴリズム小特集号編集委員 (1996-2002)、電子情報通信学会英文論文誌 (A) 編集委員 (1999-2003)、電子情報通信学会回路とシステム(軽井沢)ワークショップ実行委員 (1997-2001)、Workshop on Synthesis and System Integration of Mixed Technologies
(SASIMI) Organizing Committee (2003-)、電子情報処理学会中国支部庶務幹事(2002-)、
情報処理学会SLDM研究会連絡委員(2003-)

主な発表論文名

1.	T. Morimoto, Y. Harada, T. Koide, and H.-J. Mattausch: "Low-complexity, highly-parallel color motion-picture segmentation architecture for compact digital CMOS implementation", Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM2002), pp.242-243, (2002).
2.	Y. Yano, T. Koide, and H.-J. Mattausch: "Fully parallel nearest Manhattan-distance-search memory with large reference-pattern number", Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials (SSDM2002), pp.254-255, (2002).
3.	H.-J. Mattausch, T. Gyohten, Y. Soda, T. Koide :"Compact associative-memory architecture with fully-parallel search capability for the minimum Hamming distance", IEEE Journal of Solid-State Circuits, Vol. 37, No.2, pp.218-227, February (2002).
4.	H.-J. Mattausch, N. Omori, S. Fukae, T. Koide, T. Gyohten:"Fully-parallel pattern-matching engine with dynamic adaptability to Hamming or Manhattan distance", Proc. of 2002 Symposium on VLSI Circuits , pp. 252-255, June (2002).
5.	S. Yamasaki, S. Nakaya, S. Wakabayashi, and T. Koide: "A Performance-Driven Floorplanning Method with Interconnect Performance Estimation", IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E85-A, No.12, pp. 2775-2784, (2002).

研究室ページ

http://www.rcns.hiroshima-u.ac.jp/

個人ページ

http://www.rcns.hiroshima-u.ac.jp/koide/

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