講演会のお知らせ

下記の日程でセンター講演会を行います．多数の参加をお待ちしております<(_ _)>
お問い合わせは，ナノデバイス・システム研究センター（学内内線6265）まで．

Forthcoming

1. 「バイオトランジスタによる生体分子認識の検出」 　　　　--- 半導体と医療・バイオの接点を探る ---
   • 講師：宮原 裕二教授
     （独立行政法人 物質・材料研究機構生体材料センターバイオエレクトロニクスグループ　ディレクター,
     　東京大学大学院　工学系研究科 マテリアル工学専攻　教授)
   • 日時：平成20年2月19日(火） 15:00-16:00
   • 場所：ナノデバイス・システム研究センター5F会議室

Completed

1. 「半導体の技術進化と産業の変化」
   • 講師：井上 靖朗 氏
     （(株)ルネサステクノロジ 生産本部ウエハプロセス統括部 先端デバイス開発部 部長，
     2007年度ナノデバイス・システム研究センター客員教授）
   • 日時：平成19年8月8日(水） 13:30-15:00
   • 場所：ナノデバイス・システム研究センター5F会議室
   • 内容：
     半導体の歴史を振り返り、半導体産業を発展させてきたスケーリングの重要性と 「More than Moore」に向けた半導体産業の今後を展望する。
     初回である今回は、できるだけ簡略に半導体ビジネスを概観し、 未来への発展のイメージを与え、次回以降の踏み込んだ技術論につなげる。
2. 「ディペンダブルLSI技術」
   • 講師：水野 正之 教授
     （NECシステムデバイス研究所）
   • 日時：平成19年2月27日(火） 13:00-15:00
   • 場所：ナノデバイス・システム研究センター5F会議室
3. 「MITマイクロテクノロジーラボラトリにおける研究について」
   • 講師：Dimitri Antoniadis 教授
     （マサチューセッツ工科大学電気・コンピュータ学科）
   • 日時：平成19年1月27日(土） 11:00-12:00
   • 場所：ナノデバイス・システム研究センター5F会議室
4. 「電磁波による情報伝送（アンテナから変調まで）」
   • 講師：後藤 尚久 先生
     （東京工業大学名誉教授）
   • 日時：平成19年1月11日(火） 10:30-12:00
   • 場所：ナノデバイス・システム研究センター5F会議室
5. シリアル通信技術
   • 講師：水野 正之 先生
     （NECシステムデバイス研究所）
   • 日時：平成18年10月11日(火） 14:00-16:00
   • 場所：ナノデバイス・システム研究センター5F会議室
6. マルチコアクロック分配技術
   • 講師：水野 正之 先生
     （NECシステムデバイス研究所）
   • 日時：平成18年7月18日(火） 13:00-15:00
   • 場所：ナノデバイス・システム研究センター5F会議室
7. マルチコアクロック分配技術
   • 講師：水野 正之 先生
     （NECシステムデバイス研究所）
   • 日時：平成18年5月29日（月） 13:00-15:00
   • 場所：ナノデバイス・システム研究センター5F会議室
8. 至近距離CMOS無線データ通信技術
   • 講師：黒田 忠広 先生
     （慶應義塾大学 教授，ナノデバイス・システム研究センター客員教授）
   • 日時：平成18年1月12日（木） 13:00-16:00
   • 場所：ナノデバイス・システム研究センター5F会議室
9. マイクロメカニカルフォトニクス
   • 講師：浮田 宏生 先生
     （立命館大学理工学部教授，ナノデバイス・システム研究センター客員教授）
   • 日時：平成17年1月25日（火） 13:30-15:00
   • 場所：ナノデバイス・システム研究センター5F会議室
10. 光ピンセット技術とその応用
    • 講師：浮田 宏生 先生
      （立命館大学理工学部教授，ナノデバイス・システム研究センター客員教授）
    • 日時：平成16年12月17日（金） 10:30-12:00
    • 場所：ナノデバイス・システム研究センター5F会議室
11. Sub-10-nm CMOSデバイス技術
    • 講師：山本 豊二 先生
      （NECシステムデバイス研究所）
    • 日時：平成16年9月13日（金） 15:00-17:00
    • 場所：ナノデバイス・システム研究センター5F会議室
    • 内容：
      近年CMOSデバイスのゲート電極長微細化が顕著に加速され、最先端の学会レベルでは Sub-10-nm CMOSデバイスが相次いで発表された。本発表では、通常のバルク基板を用いた 場合の、Sub-50-nmからSub-10-nmに至る微細化とそれらのCMOSデバイス特性を紹介する。 さらに、Sub-10-nm CMOS高性能化のための課題や期待されるプロセス・デバイス技術に ついて、主に浅接合形成技術に注目して議論する。
12. 超高精細映像時代の顔認識基礎技術
    • 講師：山内 寛紀 先生
      （立命館大学 理工学部 電気電子工学科 教授 ／ VLSIセンター長，ナノデバイス・システム研究センター客員教授）
    • 日時：平成16年3月19日（金） 10:30-12:00
    • 場所：ナノデバイス・システム研究センター5F会議室
    • 内容：
    1. 顔認識研究の背景
       光学システムの様々な収差補正，ボケ強度推定とGAとの融合によるボヤケ画像のブラインド復元， 様々な顔認識技術の紹介，6セグメントフィルタによる顔認識
    2. LSI化への取り組み
13. プレイステーション：高性能SoCのためのCu/Low-k多層配線インテグレーション技術
    〜90nm世代以降の技術開発状況と課題〜
• 講師：柴田 英毅 工学博士
  (東芝セミコンダクター社SoC研究開発センター主幹， 東北大学工学部工学研究科特別講師)
• 日時：平成16年3月18日（木） 14:00-17:00
• 場所：ナノデバイス・システム研究センター5Fセンター長室
14. ISSCC2004（国際固体回路会議）で発表されたパラダイムシフト型研究
    • 講師：水野 正之 先生
      （NECシステムデバイス研究所 システムデザイングループ）
    • 日時：平成16年3月9日（火） 13:00-15:00
    • 場所：ナノデバイス・システム研究センター５F会議室
    • 講演会名：最新回路システム技術講演会
15. ナノテクノロジー講演会
    • 日時：平成16年3月4日（木）　13:00-16:00
    • 場所：ナノデバイス・システム研究センター会議室
    1. 13:00-14:00
       講師：小林 慶規 先生 （産業技術総合研究所計測標準研究部門室長）
       題目：「薄膜中のナノ空孔計測−陽電子消滅法を中心に−」
    2. 15:00-16:00
       講師：高村 一夫 先生 （超先端電子技術開発機構 主任研究員）
       題目：「多孔質シリカ技術を利用した新規Low-k材料の開発」
16. TCAD開発の現状と課題について
    • 講師： 和田 哲典 先生
      （Selete (半導体先端テクノロジーズ) ）
    • 日時：平成16年1月20日（火） 13:00-14:30
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 概要：
      半導体のプロセスデバイスシミュレータに代表されるTCAD技術は 1980年代に日米欧で研究開発が盛んになった．しかし技術を実際の製品開発に応用し役立てようとすると， 様々な技術的困難に直面している．
      本質的問題として，結果を定量的に再現／予測出来ない場合は現実的には無意味な事が上げられる． これを解決するため，これまで個々のケース毎にモデルやパラメータを調整する事で対応してきたが， 半導体技術の進歩・微細化と共に様々な要因が重畳した結果に対して従来手法で調整し続ける事は事実上不可能になりつつある． この事は，如何に精密なモデルを構築してもそれがパラメータを持つ限りキャリブレーション方法が伴わねば無意味， 即ちモデリング技術の死命を制しかねない問題といえる．
      以上の視点で，TCAD技術の課題とその解決に向けた技術， 例えばインバースモデリング，最適化・パラメータ抽出技術ついて述べる．
17. 65nmノードCMOSにおけるローパワー化の取り組みと今後の課題
    • 講師：今井 清隆 先生
      （NECエレクトロニクス 先端デバイス開発事業部 基幹CMOSプロジェクト）
    • 日時：平成16年1月13日（火） 13:30-15:00
    • 場所：ナノデバイス・システム研究センター　東棟５階会議室
    • 概要：
      パワー低減のためには電源電圧の低電圧化が有効である． しかしながら低電源電圧状態でオン電流を確保するためには， ゲート酸化膜の薄膜化としきい値電圧の低電圧化が必要であり， どちらもスタンバイ時のリーク電流増大の原因となる． ゲート酸化膜薄膜化に伴うゲートリーク電流の低減方法として， 酸窒化膜およびHigh-k膜（HfSiO）のMOSFETへの適用結果を示す． また，低しきい値電圧に伴うオフリーク電流の低減方法として， バックゲートバイアスおよび可変電源電圧の適用結果を示す．
18. リアルタイムSoCの設計法
    ―― ディジタルシネマ対応映像エンコーダの事例にて ――
    • 講師：山内　寛紀　先生
      （ナノデバイス・システム研究センター 客員教授，立命館大学 理工学部 教授／VLSIセンター センター長）
    • 日時：平成15年11月28日（金） 10:30-12:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 概要：
      LSI技術の進歩により，シネマのディジタル化が可能な時代を迎えている． このディジタルシネマは，フィルム映画品質にてディジタル撮影し，蓄積，加工，配信，上映する技術であり， 800万画素の超高精細映像を基本としている．この画素レベルに達すると究極の臨場感が得られ， シネマに限らず，オーケストラやオペラ等のイベント中継，高臨場感E-laeaningシステムへの展開が開けてくる． 現在，ビデオカメラ，プロジェクタ，映像圧縮，光ネットワーク配信などの要素技術開発が完了し， 日本においては，NPO法人ディジタルシネマコンソーシアムにて，実サービスを目指したプロトタイプ構築が進められている． その中で，LSI技術によるブレークスルーが期待されているのは，800万画素映像の圧縮・再生を行う， リアルタイム映像CODECのLSI化である．通常テレビの40倍の大画面であることと，MOTION JPEG2000圧縮方式を用いることから（映像品質，スケーラビリティ，編集機能の点から， ディジタルシネマイニシアチブにおいて最も望ましい圧縮方式とされている）， 今日の先端LSI技術をもってしても1チップ化は容易でない．本講演では， LSI技術の限界に位置する超高精細映像CODECを取り上げ，仕様策定，システムアーキテクチャ設計， モジュール設計など，システムLSIのインプリメンテーション技術について解説する．以下に具体的内容を示す．
      1. トップダウン設計手法 MOTION-JPEG2000アルゴリズム リアルタイムシステム設計のポイント
      2. ディジタルシネマ対応映像エンコーダの事例
19. システムLSIのデータフロー設計手法
    −超高精細映像CODECのシステムLSIによる実現を取り上げ−
    • 講師：山内　寛紀　先生
      （ナノデバイス・システム研究センター 客員教授，立命館大学 理工学部 教授／VLSIセンター センター長）
    • 日時：平成15年9月9日（火） 10:30-12:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
20. Modeling, Characterization and Implications of Nois in Mixed-Signal Integrated Circuits
    • 講演者：Robert W. Dutton 先生 (スタンフォード大学 教授，集積回路研究所（ICL）所長)
    • 日時：平成15年4月2日（水） 11:00-12:30
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 講演会名：COE セミナー
21. 最先端ULSIの多層配線技術動向
    • 講師：林 喜宏　博士 （NECシリコンシステム研究所主任研究員）
    • 日時：平成15年3月24日（月） 15:30-16:30
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
22. ポーラスlow-k膜の吸湿性解析と機械特性評価
    • 講師：肖 夏 博士（産業技術総合研究所研究員）
    • 日時：平成15年3月24日（月） 13:30-14:30
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
23. UWBとパルスレーダによる可視化技術およびパルスレーダシミュレータの開発
    • 講師：山内 寛紀 先生
      （ナノデバイス・システム研究センター 客員教授，立命館大学 理工学部 教授／VLSIセンター センター長）
    • 日時：平成15年3月20日（木）　10:30-12:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 概要：
      UWB技術は，微小信号にて広帯域通信ができる技術であり，低消費電力の 利点を有している．このため，次世代無線LANへの適用を目指して，各社が LSI開発を進めている．一方，UWBの別の応用として，レーダ技術と融合させ， 地下埋設物探知や，壁の向こうの状況把握など，軍事やハイテクへの応用も 積極的に進められているが，この場合は，検出分解能の点から，通信以上の 高速回路技術を必要とする． 本講演では，地下埋設物探知技術に焦点を当てて様々な手法を紹介する． その中で，特に実用性の高いパルスレーダー法について詳細に説明する． 次に，講演者が開発したパルスレーダ法の高精度シミュレータを紹介し， 現場での実測データの解析に有効であることを示す． さらに現在進めているUWBとレーダを融合した地雷探知システムの概要と， 性能目標である1.5cm分解能を可能とする，10GHz高速集積回路の 概要を示す．
24. 絶縁膜空孔の構造物性計測技術（X線回折・散乱とガス吸着エリプソメ トリ の原理と実際）
    • 講師：秦信宏（産業技術総合研究所主任研究員）
    • 日時：平成15年3月７日（金） 14:00-16:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
25. 陽電子消滅を用いた金属酸化物の欠陥（酸素ノンストイキオメトリと空孔型 欠陥）
    • 講師：上殿 明良 先生（筑波大学　物質工学系　講師）
    • 日時：平成15年3月6日（木） 13：00-15：00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
26. シリアル通信技術とそこから見える今後の高速CMOS-ULSI設計技術について
    • 講師：水野 正之 先生 （NECシリコンシステム研究所主任）
    • 日時：平成15年3月5日（水） 13:00-15:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
27. 物理設計とシグナルインテグリティ技術
    • 講演者：熊代 成孝 先生 (NECエレクトロニクス, 基盤開発事業部)
    • 日時：平成15年2月6日（木） 13:30-15:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 講演会名：COE セミナー
    • 講演内容：
      本講演の
      Part-1 ではゲートアレイからセルベースに至るASIC 発展の歴史や設計フローを振り返りつつ， ASIC とSoC の本質的な違いに関して説明する．ASIC の設計フローの中でも物理設計技術は， かつては SoC の発展と共に重要性が薄れると考えられていたが，微細化の急激な進展と共に実際には 重要な設計問題としてクローズアップされて来ている．
      Part-2 では，この設計問題を引き起こす原因となる， クロストーク，エレクトロマイグレーション，ホットキャリア劣化， NBTI 劣化，IR ドロップ，アンテナ効果，プロセスばらつき，等に関して概略を説明し，これらを制御してSoC デバイスを一発完動させるためのシグナルインテグリティ技術に関して解説する．

28. Mixed-Signal Multi-Level Circuit Simulation: An Implicit Mixed-Mode Solution
    • 講師：Prof. Zhou Xingn COE招聘教授
      (School of Electrical & Electronic Engineering, Nanyang Technological University, Singapore)
    • 日時：平成15年1月28日（火） 13:30‐15:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 講演会名：COE セミナー
    • 概要：
      A single-engine mixed-mode multi-level circuit simulator, XSIM, is introduced. The unique dynamic circuit partitioning and mode switching are based on the subcircuit expansion approach, in which digital gates have a dual-representation at the logic and circuit levels. A dynamic-delay model is described for gate-level timing simulation, which includes the effects of nonlinear capacitive loading, input transition time, and multiple-input triggering, and demonstrates near circuit-level accuracy with gate-level speed. A block-level representation for analog circuit acceleration is proposed. The proposed methodology will prove to be very useful for mixed-signal circuit design in the deep-submicron technology era.
29. Breakdown and Reliability of Ultra-Thin MOS Devices
    • 講師：J. Sune^* 先生
      (^*Department d'Enginyeria Electronica., Universitat Autonoma de Barcelona. Bellaterra, SPAIN)
    • 共同研究者：Y. Wu, W. L. Lai and D. Jimenez^*
      (IBM Microelectronics Division. Essex Junction (VT), USA )
    • 日時：平成15年1月27日（月），13：10-14：30
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 講演会名：COE セミナー
    • 概要：
      Silicon dioxide based dielectrics in the 1 nm thickness range remain the first-choice candidate as gate insulators for sub-100nm CMOS technology while much research on alternative high-K materials is being conducted. Therefore, the reliability of these ultra-thin oxide films is still a subject of great interest. For reliability predictions based on the occurrence of the first breakdown (BD), the methodology must be based on coupling the dynamics of defect generation to a physics-based model for the BD statistics. The scaling of the MOSFET and the associated reduction of the oxide thickness leads to an important reduction of reliability margin due to the reduced defect density required for the breakdown, the increased leakage due to direct tunneling and the degradation of the Weibull slope. Fortunately, however, the first breakdown might not always be the best definition of device failure because some MOS digital circuits remain functional after BD provided that the post-breakdown gate leakage is low enough. Hence, at least for some applications, several BD events can be tolerated before device or chip failure and this gives additional reliability margin. In this framework, a lot of issues related to the detailed description of the BD phenomenon in ultra-thin oxides have arisen. Device failure criteria have to be defined at the device level and also at the chip level, current supply limitation in the circuit environment can play a relevant role, progressive evolution of the current after Hard Breakdown (HBD) can give an additional reliability margin, etc. Further understanding of the post-breakdown phenomenology is required to integrate all these observations into an application-specific reliability methodology.
      In this work, we concentrate on two descriptions of the tolerance of device or circuits to breakdown events which can be useful for future reliability assessment methodology. First, we consider the existence of two breakdown modes, SBD and HBD, with prevalence ratios that depend on gate voltage. We study the statistics of SBD and HBD and their relation to the statistics of the first BD event as a function of their prevalence ratios. We also briefly consider the modeling of the BD runaway in terms of energy dissipation in a first-order attempt to obtain the prevalence ratios as a function of stress conditions and device geometry. Second, we deal with the description of the statistics of successive BD events. This is the basis to deal with applications which can tolerate a fixed number of BD events without failure.
30. MOSFET Compact I-V Modeling for Deep-Submicron Technology Development
    • 講師：Prof. Zhou Xingn COE招聘教授
      (School of Electrical & Electronic Engineering, Nanyang Technological University, Singapore)
    • 日時：平成15年1月21日（火） 13:30-15:00
    • 場所：ナノデバイス・システム研究センター　東棟5階会議室
    • 講演会名：COE セミナー
    • 概要：
      A unified compact Ids model for deep-submicron (DSM) MOSFETs is developed. The model includes all major short-channel effects and covers full range of gate length (without "binning") and biases for a given technology, which requires minimum measurement data for parameter extraction following a prioritized two-iteration sequence. The fitting parameters all have their physical meanings and are extracted from a given technology, which can be correlated to true process variables for predicting process fluctuations on electrical performance and for aiding new technology development. The demonstrated approach to DSM MOSFET compact modeling represents a first step towards bridging technology developers and circuit designers.
31. アメリカのエレクトロニクス分野における共同研究センター
    • 講師：クリシュナ・サラスワット 先生
      （スタンフォード大学工学部電気工学科 教授，集積化システム研究センター）
    • 日時：平成14年11月26日（火） 15:00-16:00
    • 場所：センター5階会議室
    • 講演会名：
      文部科学省ナノテクノロジー総合支援プロジェクト，極微細加工・造形支援グループワークショップ広島講演会
32. C言語からのマルチプロセッサシステム自動合成
    • 講師：山内寛紀 先生
      （立命館大学理工学部電気電子工学科 教授(兼) 立命館大学VLSIセンター長，ナノデバイス・システム研究センター客員教授)
    • 日時：平成14年7月11日（木） 14:00-16:00
    • 場所：センター5階会議室
    • 概要：
      ハードウエア記述言語よるシステムLSI設計は，設計工数の点から，今後の 大規模化に対応することが困難になりつつある．その解決策の１つとして， C言語ベースでシステム記述を行い，ソフト・ハード一体型にてシステムを 自動合成する方向にて，様々な言語や設計プラットフォームが提唱されている． 一方，加工技術の継続的な発展により，まもなく，数十・数百のプロセッサからなる マルチプロセッサシステムを経済的にオンチップ化することが可能となりつつある． これらの背景の下に，C言語で記述されたアプリケーションから，リアルタイム マルチプロセッサシステムを，SW/HWコデザインにて自動合成する研究を 行っているので，その内容を紹介する．
33. プラズマCVD法によるフロロカーボン系薄膜の堆積と低誘電率層間絶縁膜への応用
    • 講師：白藤 立 先生（京都大学 国際融合創造センター 助教授）
    • 日時：平成14年3月18日（月） 13:30-14:30
    • 場所：センター5階会議室
34. Si表面反応および表面界面の局所構造の分析評価
    • 講師：財満 鎭明 教授（名古屋大学）
    • 日時： 平成14年2月7日（木） 13:00-15:00
    • 場所：センター5階会議室
35. Si ULSIにおけるGHz多層配線技術
    • 講師：益 一哉 先生 （東京工業大学 精密工学研究所 教授 ）
    • 日時：平成14年2月7日（木） 15:00-17:00
    • 場所：センター5階会議室
36. 有機原料を用いたCVDの最近の話題　-誘電率制御の可能性-
    • 講師：大下 祥雄 先生（豊田工業大学 助教授）
    • 日時：平成14年1月31日（木） 14:00-16:00
    • 場所：センター5階会議室
37. (1) 回路とデバイスの協調による低消費電力化
    (2) 微細MOSFETにおける量子効果を利用したデバイス設計
    • 講師：平本 俊郎 先生（東京大学生産技術研究所 助教授）
    • 日時：平成14年1月17日（木） 14:00-16:00
    • 場所：センター5階会議室
38. 21世紀の半導体テクノロジー
    • 講師：木村 勝高 博士（日立中央研究所・ULSI研究部・部長）
    • 日時：平成13年12月26日（木） 11:00-12:00
    • 場所：センター5階会議室
    • 角南教授（センター）より
      企業の最先端の研究者群が，今世紀をどう考えているかが伺いしれます．ぜひ参加をして，何かを掴んでください．
39. CVDプロセスの反応工学　−ULSI用薄膜作製の基礎と応用−
    • 講師：霜垣 幸浩 先生（東京大学大学院工学研究科 助教授 ）
    • 日時：平成13年12月19日（水） 13:00-15:00
    • 場所：センター5階会議室
    • 概要：
      CVD法による薄膜合成では，原料ガスの流れと拡散による輸送，気相での反応 による中間体の生成，原料および中間体の表面への吸着，表面拡散，表面反応 などが複雑に関与している．ULSI用薄膜の作製では，このような現象を制御し て，300mmウェハー上への均一な製膜，100nm以下の微細な孔，溝への埋め込み， 良好な薄膜物性などを実現せねばならない．そのためには，CVDプロセスによ る薄膜合成において実際に起こっている主要な現象を理解する必要がある．本 講演では，CVDプロセスの素過程をまず解説し，拡散，反応などの速度因子を 実験的に解析する方法を説明するとともに，量子化学計算による論理的な解析 方法についても解説を行う．これらの手法をもとに，実際のCVDプロセスを解析 し，最適化を行った結果についても説明を行う．具体的には，Si,SiO2,Al,Cu， TiNなどのULSI多層配線用薄膜のCVDプロセスと，ZrO2などのゲート絶縁膜形成 用CVDプロセスを例に説明する．
40. (1)多重データ転送インターフェース
    (2)絵で見るMOSFETの動作原理
    • 講師：谷口 研二 先生（大阪大学大学院工学研究科 教授）
    • 日時：平成13年12月13日（木） 15:00-17:00
    • 場所：センター5階会議室
41. The Si/SiO₂ interface and the role of hydrogen in transistors
    • 講演　Assoc. Prof. Mark Banaszak Holl
    • 日時　平成13年10月16日（火） 13:30-14:30
    • 場所　センター5階会議室
    • 概要
      The structure of the Si/SiO₂ interface and the reactions of hydrogen in the interface region that lead to device failure are of key importance in designing the next generation of silicon-based microelectronics. The seminar will focus on what has been learned about spectroscopic interpretation and interfacial structure by the application of cluster-based interface models. These ideas will then be applied to interpreting experiments of hydrogen radical exposure to device-type, thermally grwon Si/SiO₂ interfaces.
42. RF信号処理LSIの最新動向
    • 講演：　Kenneth O 教授 （フロリダ大学電気コンピュータ学科）
    • 日時：　平成13年6月18日（月）13:00-14:00
    • 場所：　センター5階会議室